Xilinx FPGA Reset Guide

안녕하세요. 맛비입니다.

Xilinx FPGA 사용시 Reset 의 Coding Guide 입니다. (출처는 Xilinx 의 공식 교육자료에 있는데.. 어딨는지는 기억이)

제가 문장에서 "피하라고" 라는 문장을 사용한 이유는.....! 사용해도 동작 합니다. 하지만 굳이 사용할 필요는 없기 때문입니다.

 

 

https://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_1/ug974-vivado-ultrascale-libraries.pdf

 

1.F/F 에서 set 과 reset 을 둘다 사용하는 것을 피하세요.

-> 추가적인 LUT 를 사용하게 됩니다. (F/F primitive cell 은 하나만 지원합니다.)

 

always @ (posedge clk, posedge set, posedge reset) begin
    if(reset)
    	a_reg <= 1'b0;
    else if(set)
    	a_reg <= 1'b1;
    else
    	a_reg <= A;
end

2. sync reset 과 async reset 이 있다면, 혼용 사용을 것을 피하세요.

always @ (posedge clk, posedge async_reset) begin
    if(async_reset)
    	a_reg <= 1'b0;
    else if(sync_reset)
    	a_reg <= 1'b0;
    else
    	a_reg <= A;
end

 

3. sync reset 을 사용하세요. (async 는 사용은 피하자.)

 

 

 

그럼 즐공하세요 :)