소개
FPGA 에서 block design 단계에 reset 관련해서, 다음과 같은 Error 가 발생할 수 있다고 합니다.
결론은 assosiate clock check 가 꺼져있어야 하는데, 켜져서 발생하는 Error 로 보여집니다.
_n 이 없는 naming 에서 FCLK_RESET0_N 을 연결하면, assosiate clock check 가 켜지는 것 같습니다. (이종의 reset 으로 인식하는 것으로 보여짐,)
reset 에 _n 을 붙여서 표기하면, assosiate clock check 가 꺼져서 문제가 없다고 하네요.
naming 을 Tool 에서 인식할 줄이야... (하나 배워갑니다.)
Q1
[BD 41-1348] Reset pin /led_0/rst (associated clock /led_0/clk) is connected to asynchronous reset source /processing_system7_0/FCLK_RESET0_N. This may prevent design from meeting timing. Please add Processor System Reset module to create a reset that is synchronous to the associated clock source /processing_system7_0/FCLK_CLK0.
이라고 나오는데 왜 이런건가요?
top module에서 reset에 _n을 붙여주니까 됐어요. 근데 DUT에서 reset을 negedge로 짜주는데 이것과 상관없이 active low이면 _n을 무조건 붙여줘야 하는건가요? 문법 같은건가요? simulation에서는 상관없던데ㅠ
A1
naming 수정으로 해결하셨다고 이해했습니다! reset 의 pos, neg 의 암묵적인 네이밍 룰이긴 한데.. 이걸 툴이 인식해서.. 에러를 내뱉는다라....... 저도 처음 알았구요.
구글링을 통해서 찾아봐야 할 것 같습니다. 찾게되면 공유드릴께요. 남겨주셔서 감사합니다 :)
음 찾아봤는데, "naming" 수정 으로 이 이슈가 해결되는 건 아닌 것 같다는 생각이 드네요. 딱 저 에러만 봐서는 모르겠습니다.
참고한 링크들 첨부드립니다. (찜찜하시면 다른 부분에 문제가 있었는지 확인해보세요)
즐공하세요 :)
Q2
이게 보니까 _n을 붙여주면 assosiate clock에 체크가 안되는데 안붙여주면 자동으로 체크가되어서 따로 풀어줘야하는거 같습니다.
감사합니다!!
A2
와... 처음 알았습니다.
제가 감사드립니다! 즐공하세요 :)
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