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240308 라이브 방송 QnA
Q A 이쪽 분야도 풀스텍이 가능한가요 아 경험이 가능한가 에 대한 질문이였습니다 다 한다는건 아닙니다. (반도체 업계의) 풀스텍 스펙정의 설계 PI PD 혼자 할 수 있는 일은 아닌데, 한 명의 천재 (풀스택 전문가) 가 다수를 먹여살릴 수 있는 분야. 가능해요. 아날로그 에서 디지털로 갈수있나요 갈 수 있다. 다만, 아날로그 경력이 너무 높으면, 디지털로 굳이..? 안녕하세요 요즘 경기상황이 어떤가요?? 올해 신입채용이 쫌 있을까요? 어느 뉴스 기사에 삼성 공채 1만명 뜬다고 하더라구요 디지털회로 파운드리쪽은 경력직 많이 뽑더라구요 신입 잘 모르겠는데.. 항상 이야기 하지만, 국내의 (제대로 된) 설계 인력은 부족하다. 개인적으로 반도체 분야 취업은 항상 좋아요. (신입 or 경력) → (제대로 된)..
240128 라이브 방송 QnA
Q A 올해 3학년 되는데 회설갈지 반도체공정 갈지 고민입니다 ㅠㅠ 사실 회설 가고픈데 담당 교수님이 1분이라서요.. 컴구조설계와 Soc설계까지 과목을 하시는 분이 1명인데, 학부연구실도 가기 힘들고, 대학원은 운영 안하셔서 거기 속해있는 학부연구생들을 이기기 힘들거 같고, 차라리 전공공부해서 학점 잘 챙기고 gsat잘봐서 삼성공정라인으로 갈지 고민이네요.. 회설이 쫌 메인?부서 같은 이미지가 있어서 가고픈데, 이도저도 아니면 학점 잘챙겨서 공정 갈지 고민입니다 ㅠ 현재 대학도 서울에서 유명한 대학인데 회설 인프라가 약하네요... 올해 23살인데 재수해서 sky라인 공대 노려볼까 하는데, 그러면 30살에 가까이에 학사졸업일텐데, 너무 늦은거 같네요.. 재수도 한방에 된다는 보장도 없고, 학벌도 높일겸 ..
[Verilog HDL/FPGA 외전1 - 시계만들기] 예고편
설계독학만의 노하우가 담겨있는 강의로 잠깐? 찾아왔습니다. Verilog HDL 시계만들기 강의를 추가하였고요. 같이 공부해보아요. https://inf.run/Ma3a 안녕하세요. 설계독학의 맛비입니다. 외전으로 맛비 watch를 만들어보는 시간을 준비했습니다. 흔히 Verilog HDL 과제로 시계만들기를 많이 하시더라고요. 이 시계만들기는, 개인적으로 굉장히 좋은 과제다 라고 생각합니다. 이 과제를 수행하려면, Clock, Sequential/Combinational logic 의 이해, counter 설계, Testbench 검증환경, 거기다가 FPGA 에 올려보는 과정까지, 정말 여러분들이 현업에서 꼭 필요한 모든 경험을 해보실 수 있어요. 다만 이제는 학생분들이 더 똑똑해 지셔서, 시계만들기 ..
[공지] [설계독학공지]멘토링 Open 반도체 회로설계 엔지니어 취업 / 이직 / 커리어 상담
인프런의 멘토링 기능을 Open 했습니다. 이제까지 여러분들에게 상담형식의 질의응답은 유튜브 라이브를 통해서만 했었는데요. 이제는 인프런의 “멘토링” 기능을 통해서. 정식으로 여러분들과 1:1로 이야기를 해보려고 합니다. 멘토링은 하단의 링크를 통해서 바로 접속이 가능합니다. [설계독학맛비] 멘토링 - 선배와 동료들에게 조언을 구해보세요. | 인프런 개발자, 디자이너, 기획자, IT 업계 선배와 동료들에게 조언을 구해보세요. 더 빨리, 멀리 갈 수 있어요. 😀 www.inflearn.com 🙋♂️소개 안녕하세요. 👋 설계독학 맛비입니다. 저는 현재 비메모리 반도체 설계 외국계 회사에 재직중인 13년차 엔지니어 입니다. 대기업, 중소기업, 스타트업, 외국계 까지 모두 경험해 보았습니다. Team lead..
JM Software build 하기, VSCode 에 디버깅 환경 셋업하기 (h 264 reference SW)
설치방법 다음 링크에서 다운로드 git : https://github.com/shihuade/JM JM 폴더에서, Makefile 을열고, DBG 를 1 로 수정합니다. make 합니다. VSCode setup lencode.dbg.exe -f launch.json 셋팅. { // Use IntelliSense to learn about possible attributes. // Hover to view descriptions of existing attributes. // For more information, visit: https://go.microsoft.com/fwlink/?linkid=830387 "version": "0.2.0", "configurations": [ { "type": "cp..
[FPGA Q/A. 029] Vivado, Vitis 설계 내용 수정 후 프로그램 실행
Q Vivado, Vitis 설계 내용을 수정한 후 보드에 프로그램을 바로 올려서 확인하는 방법이 있는지 궁금합니다. 현재는 Block design을 수정하게 되면 아래 과정을 진행하여 보드에서 동작을 확인합니다. Synthesis, implementation, Generate Bitstream -> xsa file을 추출하여 Vitis에서 다시 Application project를 생성 -> Build Project, Run as hardware 이러한 과정을 모두 거치는 것이 시간이 너무 오래 걸립니다. 혹시 위 과정에서 설계 내용을 수정했을 때 하지 않아도 되는 과정이 있을까요?? 또는 추출한 xsa file을 Application Project를 생성하지 않고 바로 적용시키는 방법이 있을까요?? ..
VMAF NEG
참고 링크 : https://www.feat.com/zh-CN/dimzou-publication/250236/251083 Introduction VMAF 는 Netflix 에서 만든 지각적 화질 메트릭입니다. 화질평가시 자주 사용하는 Metric 중 하나인데, VMAF 의 문제는 바로 hacking 이 가능하다 입니다. 휴리스틱한 Sharpen Filter 만 적용해도 VMAF Score 가 개선되는 현상이 있고, 그 현상을 방지하기 위해서 VMAF NEG (No Enhancement Gain) 을 추가하게 됩니다. "No Enhancement Gain" 모드 PSNR 및 SSIM과 같은 기존 메트릭과 차별화되는 VMAF의 고유한 기능은 VMAF가 뷰어가 인식하는 주관적인 품질을 향상시키는 것을 목표로 ..
[Verilog HDL Q/A. 028] 왜 F/F들은 clock의 posedge edge에만 동기화 되는거지? posedge 와 negedge 둘 다 동기화될 수도 있지 않을까? 속도도 2배 빠를 것이고, double edge F/F이 있는데?
Q 안녕하세요 맛비님. 맛비님 코드를 보던 도중에 왜 F/F들은 clock의 posedge edge에만 동기화 되는거지? posedge 와 negedge 둘 다 동기화될 수도 있지 않을까? 속도도 2배 빠를 것이고, double edge F/F이 있는데? 라는 의문이 들었습니다. 그래서 인터넷 서치를 하며 내린 결론은 다음과 같습니다. 할 수는 있다. 하지만 하게 된다면 Register와 Register 사이의 연산량이 절반으로 줄어들 것이고, timing violation이 생길 위험이 두배 증가한다. 대부분의 FPGA에는 양쪽 edge에 동작하는 F/F이 없다. 라고 생각했습니다. 혹시 이 부분에 있어서 틀린 점과, 맛비님께서 아시는 또 다른 이유 있는지 질문드립니다. 항상 감사합니다 :) A 안녕하..