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🔰 LEVEL 0 – 누구나 풀 수 있는 기초 문제부터
LV0(레벨 제로) 문제는 디지털 회로 입문자도 풀 수 있도록 구성된 문제입니다.
실제로 신입 면접에서 간단한 회로 구현 문제로 나오는 경우도 있으니, 꼭 복습해보시길 바랍니다.
LEVEL0의 네 번째 문제는 Verilog에서 자주 사용되는 **조건문(if, case, 삼항연산자)**을 중심으로 구성되었습니다.
특히 래치(Latch) 발생 조건까지 함께 다루기 때문에,
Verilog 문법을 “그냥 쓰는 수준”에서 “의도적으로 설계하는 수준”으로 끌어올릴 수 있는 문제입니다.
총 5문제로 구성되어 있으며, 10분 내 풀이 완료를 목표로 도전해보세요!
🎥 [영상으로 함께 문제를 풀어보고 싶다면?]
🧠 오늘의 핵심 개념
- if-else, case, 삼항연산자 (? :) 차이점 정리
- always 블록, 민감도 리스트 (@(*))
- 조합 논리 vs 순차 논리
- Blocking (=) vs Non-blocking (<=)
- 래치 발생 조건과 방지법
✔️ 4, 5번 문제는 의도적으로 래치를 발생시키는 코드입니다.
파형/스키매틱을 통해 래치 유무를 직접 눈으로 확인해보세요.
✍️ if-else vs case vs 삼항연산자 요약 비교표:
|
구분
|
우선순위
|
하드웨어 구조
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사용 예
|
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if-else
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O
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MUX 체인
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우선순위 분기
|
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case
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X
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병렬 MUX
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단일 선택 분기
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|
삼항연산자
|
O
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간단한 조건 분기
|
조건부 할당
|
💡 조합논리에서는 else 또는 default 누락 시 래치가 발생할 수 있으니 주의하세요!
입문자도 실무형 코드를 작성할 수 있도록
이론 → 시뮬레이션 → 인터뷰 대비까지 한 번에!
출처 입력
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