Matbi's Verilog HDL Syllabus

Intro

해당 강의는 "인프런" 을 통해서 수강 가능합니다.

설계독학맛비's 실전 Verilog HDL Season 1 (Clock 부터 Internal Memory 까지) - 인프런 | 강의

Syllabus 를 만드는 이유

1. 동영상 수가 늘어나면서 어떤 내용이 들어 있는지 정리되어 있는 Page 가 없었어요. (뭘 언제 찍었지...?;;)
2. 여러분들이 필요한 내용을 보고 싶을 때, 찾아서 볼 수 있도록 하기 위해서 만듭니다.
3. 저의 영상이 일회성 컨테츠가 되지 않기를 바랍니다. 좋은 책처럼 두고두고 보실 수 있었으면 좋겠어요.

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Syllabus

업데이트 날짜	제목 / 링크	내용
2020. 05. 24 (1)	[설계독학] 만나서 반갑습니다!! https://youtu.be/pf7wC8xbaeY	안녕하세요! 맛있는비빔밥 입니다. 만나서 반갑습니다. 테스트 겸.. 첫 동영상을 올렸습니다. 앞으로의 채널 방향에 대해서 이야기 했습니다.
2020. 05. 31 (2)	[설계독학] 0장 돈 안내고 Verilog HDL 공부하는 법 (설계독학 기본 툴 설치하기 Vivado, Vitis) https://youtu.be/aT1Av_5A1K0	꼭 설치해주세요! 스터디를 하기전에, 필요한 Tool 의 설치 동영상을 업로드 했습니다.
2020. 06. 13 (3)	[설계독학] [Verilog HDL 1장] Clock 퀵하게 이해해보기 (Verilog HDL 실습 : clock generation) https://youtu.be/jAtPBA0NQdU	Verilog HDL 의 첫번째 시간으로 Clock 에 대해서 정리했습니다. Clock 은 디지털회로에서 뺄 수 없는 필수적 요소이구요. 인간의 심장 pulse 와 동일하다고 생각하시면 될 것 같아요.
2020. 06. 21 (4)	[설계독학] [Verilog HDL 2장] Testbench 와 DUT 이해해보기. (Verilog HDL 실습 : Clock Gating Model 설계) https://youtu.be/8NldyaubW80	Verilog HDL 의 두번째 시간으로 Testbench와 DUT 에 대해서 정리했습니다. 모듈을 설계하면 꼭 검증이 필요하구요. 검증을 위해서 Testbench 를 작성하고, DUT 를 추가합니다.
2020. 07. 04 (5)	[설계독학] [Verilog HDL 3장] Reset 과 Value 이해하기. (feat X. unknown 은 왜 존재하는 걸까?) https://youtu.be/AKAQWdN5nCk	Verilog HDL 의 세번째 시간으로 Reset 에 대해서 말씀드리려고 합니다. 디지털 회로를 설계할 때 거의? 빼놓지 않고 넣어주는 것이 reset 입니다. 초기값이 필요한 로직들은 reset 이 필요합니다. 쉽게 말하면 PC 에서 재부팅 과 같은 역할을 하는 녀석입니다.
2020. 07. 19 (6)	[설계독학] [Verilog HDL 4장] D FlipFlop 을 파헤쳐보자!! (비 휘말성 X, 휘발성 O) https://youtu.be/WDLtLdEEXhc	Verilog HDL 의 네번째 시간으로 D Flip-flop 에 대해서 말씀드리려고 합니다. 디지털 회로에서 저장하는 로직중에서 대표적인 D Flip-flop 에 대해서 알아보려고 합니다. 학교에서 디지털회로 설계를 공부하신다면 JK, SR Latch 이런 단어들이 막 나와요. 이런 내용은 인터넷에 많이 있으니 찾아서 공부하시면 될 것 같구요. 설계독학에서는 다 스킵하고 D Flip-flop 이거 하나만 말씀드릴꺼에요.
2020. 08. 01 (7)	[설계독학] [Verilog HDL 5장] D FlipFlop 과 reset 을 Coding 하기 (feat 실습, 반도체가 나올 수 있는 코드를 짜보자!!!!) https://youtu.be/Oup5drvnEBw	Verilog HDL 의 다섯번째 시간으로 D Flip-flop 과 reset 에 대해서 실습하려고 합니다. 여러분은 5장까지 오시면서 Clock, Testbench, DUT, Reset, D Flip-flop 까지 개념을 배우셨어요. 오늘 하는 실습은 합성가능 한, 즉 비메모리 반도체 Chip 으로 나올 수 있는 진짜 Code 를 실습하시는 첫번째 시간입니다.
2020. 08. 15 (8)	[설계독학] [Verilog HDL 6장] 반도체 설계에서 말하는 HW 와 Logic 대해 이해해보기 (feat Combinational Logic 살짝..) https://youtu.be/_8Na_LzdzF4	Verilog HDL 의 여섯번째 시간으로 HW 와 Logic 대해 이해해 보려고 합니다. 반도체 칩이 나오기 위해서, 실리콘으로 되어있는 웨이퍼에 우리가 설계한 로직을 올리게되요. 물리 혹은 전자 적인 개념을 알고 있으면, Verilog HDL 설계를 잘 이해 하실 수 있을 것 같아아서 이번시간을 준비했습니다. 오늘은 이런 개념들에 대해서 말씀드릴 생각이구요. 실습은 다음장에서 진행할 예정입니다.
2020. 08. 22 (9)	[설계독학] [Verilog HDL 7장] Combinational Logic 이해하기 (Verilog HDL 실습) https://youtu.be/esprjeYKydE	Verilog HDL 의 일곱번째 시간으로 Combinational Logic, 조합회로에 대해 이해해 보려고 합니다. Combination Logic 을 Verilog HDL 을 이용해서 코딩하는 방법에 대해서 설명을 드릴거구요. 모든 연산을 다루지는 않지만 여러분이 모든 연산을 Test 해볼 수 있는 환경을 제공해드릴 생각입니다. SW Language 에서 제공하는 기본적인 연산은 Verilog 에서도 사용이 가능합니다. 하지만 Verilog HDL 은 HW 언어이기 때문에, C 에서는 제공하지 않는 HW 적인 추가 연산들을 제공합니다. Verilog HDL 에서 제공하는 기본적인 연산을 이해할 필요가 있구요. 이 부분은 제가 설명을 드리는 것 보다 제공드린 환경을 이용해서, 여러분들이 직접 코딩해보고 결과를 보면서, 이해를 하시는게 좋을 것 같아요.
2020. 08. 30 (10)	[설계독학] [Verilog HDL 8장] Overflow를 이해하고 최적의 연산 설계하기. (구독자 100명 감사합니다.) https://youtu.be/xeMXd5oLNM8	Verilog HDL 의 여덟 번째 시간으로 Overflow 에 대해서 설명을 드리려고 합니다. Overflow 는 "과다" 라는 뜻으로, 변수가 표현가능한 값의 범위를 넘어서는 현상을 말합니다. 이 Overflow 는 SW 에서도 존재하는 개념이에요. 왜냐하면, HW 위에 SW 가 동작하기 때문이죠. Overflow 가 어떤 상황에서 왜 발생하고, 이를 최선의 방법으로 어떻게 처리 하는지에 대해서 이야기 해보려고 해요. 이해하시면 HW 뿐만아니라 SW 코딩할 때도 변수 type 의 선택이 중요하구나.. 를 조금이라도 알게되실 것 같아요.
2020. 09. 15 (11)	[설계독학] [Verilog HDL 9장] Signed Unsigned 를 이해하기 (연산 실수를 피해보자) https://youtu.be/63bz2FETrho	Verilog HDL 을 진행 중인데요, 중간중간에 필요하다고 생각되는 내용들이 나와서, 원래 생각했던 과정보다는 길게 진행이 되고 있습니다. 그래도 알아두시면 좋은일이 있지 않을까 생각이 되요. 꾸준히 봐주시면 감사하겠습니다. 오늘은 Verilog HDL 의 아홉번째 시간으로 signed 와 unsigned 에 대해서 말씀을 드리려고 합니다. 저번시간에, Combinational Logic 과 Overflow 에 대해 설명을 하면서, Signed / Unsigned 에 대해 설명을 드리기로 했었어요. 이 개념은 HW 뿐만아니라, SW 코딩할때도 필요한 내용이지 않나 생각을 해봅니다. 저도 간혹 헷갈릴때가 있어서 같이 정리하기로 하겠습니다. 은근히 실수 많이 하는 부분 같아요.
2020. 09. 27 (12)	[설계독학] [Verilog HDL 10장] Verilog 설계 jump-up 을 위한 기본 of 기본인 counter 를 이해해보자 (이론편) https://youtu.be/udt-STS5PVc	오늘은 Verilog HDL 의 열번째 시간으로 기본적이면서도 중요한 로직인 counter 라는 모듈을 준비해봤습니다. 오늘은 이론편 이구요, 다음시간에 실습과 같이 준비해보려고 합니다. 여러분들은 지금까지 clock, reset, sequential logic, combinational Logic, 그리고 기본적인 연산들과 overflow, signed / unsigned 에 대해 저와 같이 공부를 했어요. 많은 것을 배웠네요; 제가 오늘 말씀드릴 내용은 counter 라는 모듈입니다. 이 counter 는 뭐랄까.. 어떻게 보면은 참 쉬운데, 굉장히 많은 내용들이 들어가 있어요. 그래서, 이제까지 배우신 내용을 바탕으로 이해를 하신다면 여러분들의 설계 능력에 엄청난? jump-up 이 있지 않을까 생각이 듭니다. 개인적으로는 굉장히 중요한 모듈이라고 생각이 되요.
2020. 10. 03 (13)	[설계독학] [Verilog HDL 11장] Verilog 설계 jump-up 을 위한 기본 of 기본인 counter 를 이해해보자 (실습편) https://youtu.be/zxRdi-NamPw	오늘은 Verilog HDL 의 열한번째 시간으로 counter 실습편을 준비했습니다. 저번시간에는 counter 이론편에 대해서 공부를 했구요, 이론편을 보고오셔야, 이번 실습을 잘 따라오실 거라 생각이 들어요. Verilog HDL 을 익히기 위해서 기본이 되는 로직이라고 생각을 합니다.
2020. 10. 25 (14)	[설계독학] [Verilog HDL 12장] HW 가속기의 비밀?인 Pipeline을 이해해보자 (기초편) https://youtu.be/crf7vXxvG5c	오늘은 Verilog HDL 의 열두번째 시간으로 Pipeline 기초편을 준비했습니다. 기초편 다음 이론편 실습편을 진행할 예정입니다. 오늘 말씀드리는 Pipeline 의 개념을 이해시면 "Hardware 가 이런 원리로 가속화를 하고있구나" 에 대한 비밀 한가지를 익히실 수 있을거에요. 오늘은 그 가속의 느낌? 을 이해하시면 좋을 것 같습니다.
2020. 11. 01 (15)	[설계독학] [Verilog HDL 13장] HW 가속기의 비밀?인 Pipeline을 이해해보자 (이론편) https://youtu.be/_ue2suPfFcc	오늘은 저번시간에 이어서, Pipeline 이론편을 준비했습니다. 실생활에서도 이런 Pipeline 의 특징을 사용하고 있다, 그리고 이를 HW 에 적용하면 Performance 향상에 도움이 된다라고 말씀을 드렸습니다. 실제 HW 에서는 어떻게 Pipeline 을 구성하는지, 그리고 latency 와 throughput 이 무엇인지 알아보겠습니다. 오늘 설명드리는 내용은 HW 에서 말하는 Pipeline 의 기초적인 내용임을 미리 말씀드려요. (아직 배울 것이 많다..?)
2020. 11. 07 (16)	[설계독학] [Verilog HDL 14장] HW 가속기의 비밀?인 pipeline을 이해해보자 (실습편 완결) https://youtu.be/iF107fy5rhU	오늘은 저번시간에 이어서, Pipeline 실습편을 준비했습니다. 세 장에 걸쳐서 진행을 했는데, 3주간 여정의 마지막 시간이 될 것 같아요. 이번실습을 통해서, Pipeline 을 사용하면 Performance 에 어떻게 이득이 되는지 이해를 하실 수 있을 것 같구요. 그리고 latency 와 throughput 에 관계 또한 정리가 되시리라 생각이 듭니다.
2020. 11. 28 (17)	[설계독학] [Verilog HDL 15장] HW 의 동작을 제어하는 FSM을 이해해보자! Mealy ? Moore ? 간략하게.. (이론편) https://youtu.be/PK1PJ9Fp7Q8	오늘은 FSM (finite-state machine) 이론편을 준비했습니다. 사실 Verilog 언어만 놓고 보았을때, 잘 다루냐의 여부는 FSM 을 잘 이해하고 있느냐 아니냐로 조미료를 조금 쳐서 설계능력의 50% 이상을 확인 할 수 있을 것 같습니다. HW 설계를 잘 하기 위해서는 필수적인 개념이다 생각하시면 될 것 같아요. 중요한 내용이기 때문에 이론편, 실습편, 실습응용편 세장으로 준비할 예정입니다. Mealy, Moore 도 준비하긴 했는데, 혹시나 어려울 수 있으니, 미리 양해를 드립니다. (괜히 넣었어..)
2020. 12. 06 (18)	[설계독학] [Verilog HDL 16장] HW 의 동작을 제어하는 FSM을 이해해보자 (실습편) https://youtu.be/6hZdCrA24b8	오늘은 FSM (finite-state machine) 실습편을 준비했습니다. 이론편에서 살펴본 Core 를 Control 하기 위한 기본적인 FSM 을 직접 설계해보려고 합니다. 학교나 인터넷 한글? 자료들을 보면, 자판기, 신호등 등등.. 의 예제가 많더라구요. 쉬워보이지만 FSM 의 정확한 이해가 없다면 난이도가 있는 설계라고 생각을 합니다. 아주 좋은 예제라고 생각이 들어요. 오늘 설계할 아주 간단하지만 기본이 되는 FSM 을 직접 설계해 보시면, 기본을 쌓으시는데 도움이 되지 않을까 생각합니다. 그리고, 오늘 실습한 기본 FSM 을 이용해서 다음시간에 여러분이 알고있는 간단한 core 를 붙여서 FSM 실습 응용편도 준비할 예정이니까 잘 들어주시면 좋을 것 같습니다. FSM 을 verilog 로 설계할 때, localparam 과 always @ (*) 그리고 Latch 를 방지하기 위한 방법 설명도 있으니 참고하세요.
2020. 12. 12 (19)	[설계독학] [Verilog HDL 17장] HW 의 동작을 제어하는 FSM을 이해해보자 (실습응용편-완결) youtu.be/nAZrMa-IOhY	안녕하세요. 설계독학의 맛비입니다. Verilog HDL 의 17번째 시간으로 FSM (finite-state machine) 실습응용편을 준비했습니다. FSM 의 완결편입니다. 저번 실습편에서 Core 를 Control 하기 위한 기본적인 FSM 을 직접 설계해보셨구요. 혹시나 못보셨다면 꼭 보고 와주세요. 연결되는 내용입니다. 저번 실습편의 FSM design에 실제로 Core 를 붙여서, 어떻게 Core를 Control 을 하는지에 대해 같이 실습해보려고 합니다. 이번 편까지 잘 따라와 주시면, 이런식으로 HW 설계를 하는구나를 간접 체험 해볼 실 수 있을 것 같아요. 그 정도로 설계 기본이 되는 컨셉이고, 아주 중요한 내용이지 않나 생각을 합니다. 이번 내용까지 잘 따라와 주시면, 설계 역량에 Jump-up 되는 계기가 되지 않을까 생각이 들어요. 항상 구독자 분들이 많은 부분을 얻어가시기를 바래요. 보시고 이해가 되지 않는 부분이 있다면 질문 남겨주세요.
2021. 01. 30 (20)	[설계독학] [Verilog HDL 18장] 기초편- 비메모리 설계엔지니어가 설명하는 Memory 의 종류와 특징을 이해해보자. youtu.be/cftHG-Wcdw8	여러분이 아셨으면 하는 내용의 목표는 메모리를 이해하고, 메모리 컨트롤 모듈을 설계해보자 입니다. 오늘은 첫 시간으로 기초편 이구요. 메모리의 종류와 특징에 대해서 알아가는 시간이 되셨으면 합니다.
2021. 02. 06 (21)	[설계독학] [Verilog HDL 19장] 이론편 Internal Memory Interface 에 대해 이해해보자 (FPGA 의 BRAM 을 이해하기) youtu.be/WIx9ZwNB8Ek	힘내서 즐공해보아요 :) 중요한 내용입니다! (안중요한 내용 없... ㅠ) - 블로그 (글) : https://aifpga.tistory.com/entry/%EC%84%A4%EA%B3%84%EB%8F%85%ED%95%99-Verilog-HDL-19%EC%9E%A5-%EC%9D%B4%EB%A1%A0%ED%8E%B8-Internal-Memory-Interface-%EC%97%90-%EB%8C%80%ED%95%B4-%EC%9D%B4%ED%95%B4%ED%95%B4%EB%B3%B4%EC%9E%90-FPGA-%EC%9D%98-BRAM-%EC%9D%84-%EC%9D%B4%ED%95%B4%ED%95%98%EA%B8%B0 - 참고자료 : https://www.xilinx.com/support/documentation/ip_documentation/blk_mem_gen/v8_4/pg058-blk-mem-gen.pdf
2021. 02. 13 (22)	[설계독학] [Verilog HDL 20장] 실습편 Internal Memory Interface 에 대해 이해해보자 (FPGA 의 BRAM 을 이해하기) youtu.be/6KnJnt4pOiE	구독자님 분들과 함께 Verilog 20장에 왔습니다! - 블로그 (글) : https://aifpga.tistory.com/entry/%EC%84%A4%EA%B3%84%EB%8F%85%ED%95%99-Verilog-HDL-20%EC%9E%A5-%EC%8B%A4%EC%8A%B5%ED%8E%B8-Internal-Memory-Interface-%EC%97%90-%EB%8C%80%ED%95%B4-%EC%9D%B4%ED%95%B4%ED%95%B4%EB%B3%B4%EC%9E%90-FPGA-%EC%9D%98-BRAM-%EC%9D%84-%EC%9D%B4%ED%95%B4%ED%95%98%EA%B8%B0 - 실습자료 (git) : https://github.com/matbi86/sulgyedokhak/tree/master/01_VerilogHDL/chapter_20
Season 1 종료