[Verilog HDL/FPGA 외전1 - 시계만들기] 예고편

설계독학만의 노하우가 담겨있는 강의로 잠깐? 찾아왔습니다.

Verilog HDL 시계만들기 강의를 추가하였고요. 같이 공부해보아요. https://inf.run/Ma3a

 

 

안녕하세요. 설계독학의 맛비입니다.

외전으로 맛비 watch를 만들어보는 시간을 준비했습니다.

흔히 Verilog HDL 과제로 시계만들기를 많이 하시더라고요.

이 시계만들기는, 개인적으로 굉장히 좋은 과제다 라고 생각합니다.

이 과제를 수행하려면, Clock, Sequential/Combinational logic 의 이해, counter 설계, Testbench 검증환경, 거기다가 FPGA 에 올려보는 과정까지, 정말 여러분들이 현업에서 꼭 필요한 모든 경험을 해보실 수 있어요.

 

다만 이제는 학생분들이 더 똑똑해 지셔서, 시계만들기 과제는 누구나? 할 수 있는 시대가 와버렸기 때문에,

이력서에 “Verilog HDL 로 시계를 만들어 보았습니다” 를 이력서에 적기에는 조금 부끄러운 상황으로 가고 있다. 이 정도는 여러분들이 알고계시면 좋을 것 같아요.

하지만 여전히 처음 Veirlog HDL 을 공부하시는 분들에게는 훌륭한 과제이다 말씀드리고 싶습니다.

제 요지는 해당 과제에서 멈추지 말고 더 어려운것을 여러분들이 만들어 보셨으면 좋겠다 에요.

기왕 이렇게 시계 만들어보는거 남들처럼 똑같이 하면 재미없을 것 같아서, 설계독학만의 스타일 대로 만들어 보았습니다.

 

함께 공부해보아요!!