NAND 관련된 회사에 입사할때 알아두면 좋을 cheat sheet

Introduction

국내에 NAND 를 다루는 회사는...? 정말 손에 꼽을 겁니다.

그 회사에서 필요한 지식을 정리합니다.

이정도 내용을 알고있으면 좋겠다...로 받아들이셔야지, 이것을 외우면 100% 합격한다 는 보장하지 않습니다.

썰을 하자면.. 이 내용을 바탕으로 최종면접까지는 갔던...? 기억이 날..듯? 말듯..?

nand flash slc / mlc / tlc / qlc (Single Level Cell / Multi / Triple / quad)
http://www.bloter.net/archives/230738
반도체 공정의 미세화에 따라 비트 에러율이 증가하는 낸드 플래시 메모리에서 고성능 에러 정정 방법은 필수적이다. Low-density parity-check (LDPC) 사용됨.
Log-likelihood ratio (LLR).
초기 NAND flash 메모리는 회로 선폭이 비교적 큰 공정을 사용하는 SLC로 설계 되었기 때문에 오류 수준이 높지 않았다. 따라서 수 백 비트의 길이를 가지는 해밍(Hamming) 부호 또 는 정정 능력이 작은 BCH(Bose-Chaudhuri-Hocquenghem) 부호가 주로 사용 되었으며 이를 효율적으로 구현할 수 있는 연 구가 많이 진행되었다.
Read Retry

읽기 재시도 기술 개요 : a) 쓰기 작업 횟수 증가로 인한 임계 전압 편이. 몇몇 셀들은 기준 판독 전압 (V READ)보다 높은 문턱 전압을 초래할 수 있으며, 따라서 판독 오류를 발생시킨다. b) 오류 비트 수가 너무 많아서 수정할 수없는 경우

현상

NAND 의 반도체 공정 미세화 + 고 집적 기술 (slc → qlc, 2D → 4D) 로 가게 되면서, bit Error rate 이 증가하게 되었습니다.

거기다, NAND Flash 의 특성상, Erase / Write 작업 회수가 증가하면, Error rate 이 같이 증가하게 됩니다.

AI 를 이용하면, Error 가 발생하는 Pattern 에 대해서 분석하고, 새로운 Error Correction 알고리즘을 만들 수 있습니다.

여기서, 앞에서 정의한 증가된 Error rate 을 AI 를 통해서, Correction 이 가능하다면, Read Retry 의 수를 줄일 수 있기 때문에, Latency 측면에서 이득이 있습니다.

AI 를 통해서, Noise제거 즉, Error Correction 분야에 도움이 될 것 이라 생각합니다.

Error Correction Code 의 성능을 끌어올림. (구분, 혹은 AI 가 ECC 역할을 함.)
기존의 ECC 는, spare 영역에 Code 값을 저장해야 했음. (비용) ECC 가 보정하고자 하는 bit 가 늘어날 수 록 Code 의 bit 가 증가. + ECC Logic 자체도 증가함.
NAND Flash 의 고용량 화 에서, 이 부분은 분명히, 가격 상승의 요인이 됨.
고용량에서, ECC 를 AI 로 대체하는 연구가 필요할 것으로 생각됨. ECC 보다, 성능이 떨어지지만, spare 에 저장 해야 하는, Bit 를 save 할 수 있다면, 그 자체에서 이득이 있을 거라 생각됨.

Read-Retry 하는 과정은 Correct 한 Data 가 나올때까지, Vt 를 바꿔가면서, Retry 하는 과정입니다.
이런 Retry 로 인해, Latency 가 증가하게 됨.
이를 해결하기 위해 AI 를 사용할 수 있음. Write 횟수, Pattern 을 학습하여, AI 로 성공적인 Read를 위한 Vt를 선택하도록 함.
시간에 따른 state 의 정보를 저장할 수 있는 LSTM Cell 을 이용하는 것이 적절해 보인다.

기본적인 개념 있음.

1장, 2장 정도 읽어보면 좋을듯.

ASIC IP 설계시, 합성 library 의 선택과 Memory library 사용여부 (0)	2022.10.26