[Verilog HDL Q/A. 021] reset을 negative로 주시는 이유가 뭐죠? positive에는이미 clk이 할당되있어서그런가요?

Q

reset을 negative로 주시는 이유가 뭐죠? positive에는이미 clk이 할당되있어서그런가요?

좋은 질문입니다.

설계자가 positive edge reset, negative edge reset 사용 여부를 결정할 수 있구요. 저는 negative edge reset 을 사용한 것 뿐입니다. (으잉?)

상황에 맞게 사용하자가 저의 답이구요.

If possible, always use active-high resets (as active-low resets require an inversion adding a LUT in the path) when using Xilinx FPGAs.

플립플롭을 설계시, 기본적으로 셀 설계자가 negative edge 로 설계를 하게 됩니다.

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