[Verilog HDL Q/A. 001] testbench 의 input, output, reg, wire ??

Q testbench에 대한 질문있습니다. 안녕하세요 선생님 여기 테스트 벤치에서 인풋? 아웃풋? 이라고 해야하나요? 기존의 모듈은 input/ output으로 선언하지만 테스트벤치에서는 왜 reg/ wire로 선언하는지 궁금합니다. 감사합니다.. A 안녕하세요. 굉장히 좋은 질문이구요. 아는 범위내에서 답변드릴께요 :) 먼저 Testbench 의 그림을 봐주세요. tb_combi_test 는 in/out port 가 없죠? Test 하고자 하는 DUT 는 in / out port 가 있구요. Test 를 위한 DUT 의 in / out port 연결을 위해서 testbench 내에 reg, wire 가 쓰여요. - DUT 의 input 은 TB 의 reg 와 연결 (input 값을 TB 에서 제어하기 ..