2021/02/06 첫번째.. 방송

주먹구구식 방송에도 봐주셔서 감사합니다.

유튜브 링크입니다.

youtu.be/FcwG7FRh8OU

 

 

다음은 제가 두뇌 필터링을 거치지 않고, 막.. 적은 내용입니다..

Question	Answer
​현업에서 verification도 verilog로 하시나요? ​system verilog를 공부해야 하나 고민이네요	Verification 간단한거는 Verilog 쓰고 있구요. System Verilog 는 검증엔지니어는 필수! verilog로 할수도 있고 systemverilog에서 UVM이용해서 할수도 있고 formal verification하셔도 되죠. 다른 언어로 하고 싶으시다면 python이랑 cocotb 써서 하셔도 됩니다.   이게.... 음 Core 설계 할때, HLS 를 사용해요. HLS 특징. 설계 쉽게 할 수 있다. 검증이 훌륭하다... ( C Level 검증.) 검증 전문. 하만 검증엔지니어 → 필수자격요건.  system verilog + UVM
일하시는스타트업 회사는 어떤 업종인지 말씀해주실 수 있나요? mcu 다루는 개발자로 근무중인데 fpga실무로 일하는 업종 근무하고 싶은데 진입장벽이 높아서 ㅜ ㅜ	서버용 FPGA 설계 + Visual Cloud Computing ASIC Video IP 설계를 하다가 → FPGA 설계.
제가 전자과를 나왔는데 fpga는 컴공쪽 배경지식이 많이 필요한거같아서 자일링스 랩 자료 보고 많이 따라하는데,많이 막히더라구요 ㅎ;;	컴공이랑.. FPGA 랑은 거리가 쫌 있다.. 오히려, 전자과가 FPGA 를 해야한다고 생각을 해요. 컴공에서 FPGA? 하시는 분 있나요? ​firmware 건드리는 부분 말고는 없지않나요.  (전자과 분들이 해요.) ​컴공에서 컴퓨터 구조 쪽을 하셔야 FPGA를 할일이 그나마 생길거 같은데요? ㅎㅎㅎ Verilog HDL ? HLS 학교에서 안가르쳐 주는 것 같고. 컴공이 FPGA 하기가 쫌..? 그렇다. 쉽지않다.
블루닷 근무 환경이 어떤가요!?!?!?	근무환경..? 자율출퇴근. 책임과 자율. (출퇴근 시간 없고, 근무 시간 채우는거? 그런거 없어요. 밥은.. 저녁만 제공합니다. 점심은 직접 돈주고 사먹어요. 자리있고, 과자나 음료수 다과? 무제한? 냉장고 있음. 근무복 제공 좋은 회사다~~~ 애사심!!! ㅎㅎㅎ
디지털 회로쪽으로 대학원을 갈 생각인데, logic부터 architecture까지 폭 넓게 있더라구요. 이에 대하여 맛비님이 간단히 설명해주실수 있나요? 저는 SOC에 대해 공부를 하고 싶은데 어디를 주력으로 하는 연구실을 가야할까요?	SoC... 컴구조... 잘해야함. System 을 제대로 이해해야한다. 제가 전공이 Video IP 설계입니다. ㅠ.ㅠ
맛비님은 석사까지 하신건가요?	석사 했어요. 제가 전공이 Video IP 설계. Codec, Processing HW 가속 Core.
​fpga는 ASIC하시는 분들이 검증용으로 쓰거나 fpga용 application을 만드는 경우에만 쓰지 않을까 싶습니다. 대형 칩을 하는 경우에는 그 칩 하나를 검증하기 위해서 매우큰 FPGA 막 연결해서 검증하기도 하고 그래요! 그런데 이게 컴퓨터 구조를 잘 알아야 되냐? 그거는 잘 모르겠습니다. ㅠㅠ
컴퓨터 구조를 잘배우면 좋긴한데... CPU는 거의 ARM쓰고 요즘 RISC-V쓰기도하고 MIPS도 쓰고 하는데 거의 만들어져 있기 때문에 크게... ㅎㅎㅎ FPGA를 쓸일이 없을거 같아요! 하지만 컴구를 잘하면 큰도움 되죠	저는 Core 설계위주라. Processor 쪽은 잘 모르겠습니다.
​HLS 말고 다른 c to rtl은 사용해보셨나요??	사용 안해봤어요. 뭐가있을까요??
​hls 가 뭔가요?	High Level Synthesis. C, C++, System C 와 같은 상위 언어로. RTL 설계를 하는 기법. Verilog HDL, VHDL 이런걸로 설계하는데,
C to RTL	HLS Tool 종류 Catapult (Mentor) ASIC FPGA Vivado HLS (Xilinx) Xilinx FPGA
​맨땅에 헤딩이라 교육도 다니고,,사미르의 velilog Hdl책사서 공부 어지간히 해도 그다음 뭘해야되는지 모르겠더라구요,,,,,   뭘 구현하겠다 목적지가 없어서 그런가봐요 ㅜ ㅜ	Verilog HDL. 어떤 엔지니어가 되고 싶은가? 설계엔지니어 비메모리설계 설계 skill (tool) Verilog HDL 심화.. 많이많이 설계 HLS 도 배우면 좋은데, 쓰는데가 많지 않다.. 알고리즘. SoC : Architecture, Computer  삼성 Network 사업부에서. 5G 사람 많이 뽑았는데.. Network 지식. CIS,  Image Sensor  based 영상 알고리즘  메모리 설계 깊게 쓰이진 않아요... 검증엔지니어 System Verilog UVM
​전자과 4학년인데 컴구를 건너뛰고 fpga수업은 들었어요 지금이라도 듣는거 좋을까요?	컴구.... 중요한건 맞는데... 저는 Core 설계라.. 컴구에.. "ㅋ" 만약에, Core 설계를 하고 싶다.. Core 설계에 알고리즘.  여러분들이 어떤 코어를 설계할 수 있냐. 알고리즘 + HW 설계 스킬 4학년이면, 디지털 시그널 프로세싱. (DSP, 통신, 영상, ) , AI
라이브 남겨주시나요	????? 없을 것 같에.. 우리만의 비밀;;
실무에서는 디지털회로 툴 뭐쓰나요??	ASIC (꽤 했다.) 시높시스 tool 엄청 많음. Cadence  ncsim 지멘스 (Mentor) FPGA (5년. 검증 (4 years) or 제품. (1 year) ) Xilinx Vivado  Intel (Altera) (학교에서, DE-2 Board).. Quatus
​맛비님은 이 시장의 어떤역할 을 하고계신지 모르시군요,, ​이 행위는 이 장벽높은 시장속에서 엄청난 일이라고 생각합니다,,	어떤 역할.. 꿈과 희망을 주는 역할 하고 있습니다. 기술적인 목표가 없다. 유튜브?? 오케이~~ 좋은일.
​오우 학교에서 다 해주는군요 좋다	학교에서... 무얼해줄까요...?
앞으로 어떤 컨텐츠 하실생각이신가요!?!?	올해계획 Verilog HDL (19 장.. 100장.. 할 수 있다.) 난이도 조절... 실패.. (기초인것 같은데.. 기초가 아니야..) FPGA (3월...)  일단한다. 라이브.. 경력자 인터뷰. 첫주제. 섭외해놨어요. 삼성출신 48살 엔지니어에게 묻는다. (몇살까지 일할꺼야?) 언제가 ..계획 HW 설계 엔지니어가 설명하는 AI. 실제 설계를 하기 위해서 필요한 사전 작업. HLS (optional)
​베릴로그 강의 올리신거 보고 공부하고 싶은데, 거기에 어떤 모듈사용하는지 명시되어있나요?? 완전 초보입니다ㅠㅠ	모듈.. 기본 모듈..써요 Clock, reset, counter, fsm, memory
​??? 3월부터 시작 아닌가요 오 진짜 19장이네	FPGA, Verilog HDL 19 장. 20 장. 실습 코드 짜놔서, git 에 올려놨고. 설날 일요날
기초인거 같은데 기초로 만들기 어려운건 verilog 특성상 어쩔수 없는게 아닐까요? ㅎㅎㅎㅎ	이거 맞는데.. 비메모리 설계엔지니어가.. 우리나라에 많냐?? 부족하다.  긍정적으로.. 어려우니까, 남들이 쉽게 못해요.
강의 2~3개 마다 이렇게 주말에 라이브 해주시면 이해하기 좋을꺼 같아요	안됨. 현업 엔지니어.. 먹고 살아야되요.
​그래도 정말 잘 보고 있습니다! 항상 감사드려여ㅠㅠ	감사합니다. 100명?? 좋은댓글 많이보면, 힘이나요.
​영상 보면 정말 쉽게 설명 잘해주고 계신다고 생각했습니다! ㅎㅎ	좋은말은 좋다.
verliog hdl 100장안에 uart 설계도 부탁드립니다..넘 어려워요ㅠ	Uart, SPI ... 이거는 진짜 공부용. 현업용.. 거리가 있어요.. 있는건 갖다쓰자 마인드... (Verilog HDL I/F 제가 따로 공부) Embedded 현업 초기.
​FPGA로 프로세서를 설계하는 공부를 하고있는데, 정말 많은 도움이 되고 있습니다. 감사합니다.	프로세서.. 설계.. 도움이 되나요?
저도 유투브 해보고 싶은 생각이 있는데	많이많이 하세요.
진짜 일다니다 영업사원으로 일하다가 fpga 주변에서 필요하다고 해서 시작하긴 햇는데 뭐부터 잡아야하는지 어렵긴해요 ㅠㅜ	스타트... 가 중요한데, 저번달에 학생분이 저희 회사에 왔어요. 그분은 스타트가 좋더라.. fpga. fpga.. 이 길로 꼭 오고싶으시면, 진짜 열심히 해야되요.  공부 할 내용이 너무 많아요. 학교 커리큘럼이 그냥 나온게 아니라서, 커리큘럼을 보시고, 알고계신게 어느정도인지 한번 파악을 해보세요.
fpga를 이용해서 led제어나 주변기기 연결하고 인터럽트 작성하는걸 무슨 설계라고 하나요?? 디지털 설계 내에서도 어떤 부분 설계가 있는지 알고싶습니다	(난이도가 상대적으로 쉬운) 디지털 설계 라고 하고. 제품. 어떤 제품이냐.. 에 따라  어떤 부분 설계 Core System (SoC) I/F
보통 중소기업 다니면 막현하게 fpga를 쓰면 지금 제품 성능보다 업그레이드 할 수 있을거 같아서 시작하는데 하다보면 fpga가 뭔지도 모르고 뭘해야되는지도 모르고 포기하거든요 그런데 이렇게 유튜브까지 시작해주셔서 더욱 많은 저같은 개발자들이 fpga를 이해하는데 큰도움을 주실거라 생각해서 아까 그 말씀 드렸습니다 정말 감사합니다	How..?  FPGA (엔지니어 구하기가 어렵다.) CPU, GPU, FPGA, ASIC
​register all output 등등과 같은 verilog coding style들에 대하여 다뤄주실수 있나요?	Coding Style.. 이거는 회사마다 가이드가 있어요. 당연히 합성가능한 RTL 설계는 기본 가독성. 쉬운코딩 제 실력이 의심스럽다.  정답이 없어요.
혹시 나중에 페이스북 클럽이라던지 아니면 커뮤니티같은걸 통해서 우리 설계독학 채널을 구독하시는 신입분들이나 준비하시는 분들과 경력분들과의 소통하는 창구를 만들어 보시는건 어떤가요? 저 예전에 준비할때는 그런 정보 얻기가 너무 힘들었거든요ㅠㅠ	이거는.. 잘모르겠어요..  제가 아직은 부족하다. (제가 잘되거나, 구독자 분들 수가 많아지면 생각해볼께요.) 질문을 남겨주시면, 성심 성의 껏 누군가 해라.. (참석할께요.)
​폴로님께 자리하나 만들어 달라하셔서 강의해주시면,,ㅋㅋ	박차고 나와서, 연락 드리기 죄송해요. 강의자리 달라고..  어렵다.
​맛비님 혹시 HLS로 만든 모듈을 Verilog로 변환하여 최적화 해보신 경험이 있으신가요?? HLS로 인해 일어날 수 있는 성능저하가 어떤게 있는지 궁금합니다!!	맛비님 혹시 HLS로 만든 모듈을 Verilog로 변환하여 최적화 해보신 경험이 있으신가요?? 2018년, 2019 년 부터 시작했어요.  실제로 제품에 들어갔어요. IP 성능저하..... 성능은  HLS 맞출 수 있어요. 충분히 있다. HLS  Resource 가 문제다.. 과도하게 쓸 때가 있다. Hand Verilog HDL vs HLS 설계. 결과물의 Area 를 보면, HLS 가 커요.. 얼만큼? SW HLS (성능 x, Area 2 배이상) HW HLS 성능 met Area, RTL 대비 10~15% HLS 가 더 크면. 괜찮다. OK (시간 Saving)  20~50%. HLS 수정..
안녕하세요! 혹시 가속기 설계에 대한 강의도 해주시나요?	가속기 설계. 핫한 AI. 작년에 오프라인으로 했어요. 학생들.. 판교. soc sw? 여기서 해본적 있어요. 유튭. 정 할 거 없으면,
맛비님 Vivado, Vitis 설치 하고 공부하려는데, 모델심처럼 fpga보드 없이도 공부할 수 있나요?	할 수 있다.  Vitis 가 Emulation 이 좋더라..  (2019.2) 많이 써보진 못했지만, fpga board 가 없이 할 수 있어요. 그래도 하나 있으면 좋겠다. 눈으로 돌아가는게 보이면 얻는게 많다. Emulation 하고 실제 보드에서 동작하는 과정 이 차이가 있다.
안녕하세요 저는 반도체 검사장비 연구소에서 근무하면서 간단한 회로 및 FPGA 설계를 해봤고 Xilinx, Altera tool사용해서 verilog,vhdl 둘다 사용할줄 압니다. Soc쪽이나 ASIC하는 기업으로 이직을 하고 싶은데 어떻게 준비를 하는게 좋을까요?	회사마다 다르다. 선택과 집중. 어떤 회사 (돈, 워라벨) , 뭐하는 회사 (회사가 어떤 사람을 원하는지. 자격 요건.), 들어가고 싶은 회사를 정하고 → 회사가 원하는 사람이 되자. 예를들어... Network 사업부에서. 5G 사람 많이 뽑았는데.. Network 지식.
Vitis, SDSOC, Vivado HLS가 어떤 차이점이 있는지 궁금합니다.	Vitis 는 통합플랫폼. (2019.2 → 2020.2) SDSOC (SDAccel) SW 엔지니어가 FPGA 를 쉽게 사용하라고 만든 helper 도구 (Open CV, C, C++) SW 코딩. 코딩을 FPGA 상에서 가속을 하기위해서 SW → HW 로 변환해주는 Tool 이다. SW →  FPGA HW 엔지니어를 위한 Tool 은 아니다. Vivado HLS → Vitis HLS 좀더 설계를 집중해서 할 수 있다.  SW → RTL → FPGA
구독자 1만명 공약으로 커뮤니티 거시죠ㅋㅋㅋㅋㅋㅋㅋㅋㅋㅋㅋㅋㅋㅋㅋ	OK.
작년 교육에 못 참여해서 아쉬웠는데, 오프라인으로 강의 하실 계획도 있으신가요?	이거, 엊그저께 SoC SW 통화했는데, 원하면 자리 준데요.  요거는 잘 모르겠다. 다시 해보고 싶다. 3일 과정.
​HLS에서 어느 정도까지 C를 추상화 할 수 있나요? 행렬곱 연산외의 더 복잡한 C코드의 경우 어떻게 RTL로 변환되는지.. 다른 어플리케이션과, C언어 description의 한계가 궁금합니다.	HLS_C != C/C++ 단지 Language  (HLS_C == C/C++) 한계가 없다. 설계하지 못하는 HW (물리적인 요소때문이지, 복잡해서? 이런거 아니네요.) HW Spec C (Golden Model) 알고리즘 적으로 검증이 끝난거, C 를 보고 HW 엔지니어가 이해를합니다. Micro Architecture RTL 설계  HLS C (systax) (Verilog HDL)