210903 라이브

 

Q	A
저는 지금 26살 이며, 하드웨어회로랑 기구설계를 하고있습니다. 시스템반도체 쪽으로 예전부터 공부 및 자리 잡고 싶었다. 막상 이직하려니 그쪽 경험 및 지식이 부족해서 방향을 시스템반도체쪽으로 전향하고 싶은대 조언 좀 부탁드려도될까요?	시스템 반도체 분야에서 필요한 지식, 경험 디지털 회로 설계 → ASIC, FPGA <지식, 경험> 수행 시 필요한 것들. HW 지식 (학교에서 배우는 지식이 굉장히 쓸모 있습니다.) 디지털설계회로, + 실습 SoC 설계 컴퓨터 구조. Verilog HDL or VHDL 어떤 모듈이 있을 때, 설계가 가능한 수준. <공부 커리큘럼, 편법> 제가 이직의 보장,  Verilog HDL 책 1독 (지식) VERILOG HDL 디지털 설계와 합성의 길잡이 책에서 설명하는 내용을 이해하기. 경험이 없는 상태.. → 경험이 있는 상태 프로젝트를 꼭 하셔야 한다. https://www.hackster.io/search?i=projects&q=fpga
​SOC설계가 FPGA에 zYNQ 올려서 PL,PS 이용하는건가요?	SoC : System On a Chip. SOC설계 : chip 위에, 시스템을 구축.
하드웨어 지식 이라는게 어떤건지 예시를 들어주실 수 있을까요?	https://system.yonsei.ac.kr/system/education/under_course01.do
학부시절 Verilog HDL 수업 들을때 교수님께서 Slack이나 critical path 등을 고려하는게 중요하다고 하셨는데 현업에서도 많이 중요한 부분인가요..?	Very important. chip. CPU freq : 3GHz.
혹시 본인이 생각하시기에는, 한국에서의 시스템 반도체가 성장할 것 같으신가요?!	이 분야에 있는 사람으로써 말씀을 드리면, 성장한다.  이유 돈의 유입 투자 월급? 마켓의 성장. 기회 마켓의 성장. 3% 우리나라에서 계시는 엔지니어의 수준 (훌륭하다)
zybo-z7-20로 yolo v3 구현에는 무리가 있을까요;; 캡스톤으로 겸사겸사 프로젝트하려는데 안된다면 ultra scale로 바꿔야되나요.	yolo v3. 구현 불가능하다? zybo-z7-20 performance 가 real-time. 어려워 보인다. →  ultra scale로 바꿔야되나요. → Yes
사실 관심은 가는 분야인데, 한국에서는 시장이 굉장히 좁게 느껴져서, 막상 공부를 했는데 취업시장이 너무 작아서, 학벌이나(sky) 및 석사 아니면 안 뽑을까봐 걱정되네요ㅠㅠㅠ	걱정이 되시는게 이해가 됩니다. 학벌이나(sky) 및 석사. 일 잘하는 사람이 되어야한다. 취업시장 뚫기가 어렵다. 남들과 다른 무언가를 만들어야한다.
혹시 AI HW도 Zybo Z7 20으로 진행하나요?	Yes.
저는 현직 HW개발자인데, 디지탈회로설계가 어무 하고싶네요 ㅜㅡㅜ	석사 전공 (SoC 설계) → 첫 회사 (영상 알고리즘) 3년 → 중소기업, 1년깎아서 11개월 → 세번째 (복구)  →    나이 + 본인의 손해 (돈, 경력, 워라밸) 감당할 수 있는 마음가짐.
혹시 근무환경은 어떠신거같아요?	너무 좋다. 스타트업, 사람들이 좋고. 나름 자유롭다.
방산쪽에서 FPGA많이 쓰는 이유가 뭔가요? 상용칩을 안쓰고..	돈. ASIC : 대량 + 싸게. FPGA : 소량 + 비싸팔아먹을때.
ㅋㅋㅋㅋㅋ취업을 찾을 수가 없다 뭔가 너무 슬프네욬ㅋㅋㅋㅋㅋㅋㅋ	아... 시리.... ㅋㅋㅋㅋㅋ
평균적인 연봉
​ISP를 만들어 보고 싶다! 면 어떤 과정을 거쳐야 할까요? 카메라hw	ISP : Image Signal Processing 영상처리 알고리즘을 알고계야하고. (C, C++) HW 설계 지식. ISP Pipeline Camera input →  ISP 알고리즘 HW →  display ISP 관련된 알고리즘을 → HW 설계.
ai 하드웨어 책
​안녕하세요! 라이브중에 죄송합니다만제가 지금 11~13장 BRAM Write/Read 해보기 영상을 따라하고 있는데요다른 코드들은 영상을 보면서 타이핑을 하고 있는데 true_sync_dpbram.v는 영상에 소스가 보이지 않아서 진행을 못하고 있어서요혹시 이 소스를 설명하는 영상이 있는지 궁금합니다. ​아.. 이건 인프런에 가야 볼수 있는건가 보군요?	Verilog HDL 강의에서 사용했던 코드이구요. 강의 내에서 설명을 해서, Skip 했습니다 → 넵.
ASIC을 개발 할 때 칩이 나온 후 test coverage(칩 내부의 flip-flop을 scan flip-flop으로 바꾼후 칩제작 -> JTAG로 데이터를 집어넣어 테스트)를 측정 하던데 FPGA 타겟으로 개발 할 때에도 이와 같은 과정이 있나요? 즉 FPGA 타겟으로 개발 할 때 FPGA에 bitstream을 올린 후 functionality를 체크 하는 것을 제외한 추가적인 검증 과정이 필요한지 궁금합니다	저희 같은경우에, FPGA 제품 개발시.  FPGA, Util, Timing 등등 Violation 이 없다면. Bitstream 을 바로 FPGA 에 올리구요. 말씀해주신, functionality 를 위해서 Test Program 을 별도로 만들어요. 여기서 만약에 동작에 이상이 없다면 90% 이상 완료가 된 상태이구요. 추가적으로, Power 를 별도로 측정하고 있습니다. Chip 개발 과정이 아닌, HW IP 를 설계하는 과정이기 때문에, 물리적인 Test 를 하진 않아요.
​안녕하세요! 디지털회로설계 분야를 준비하기 위해 운영체제, 자료구조, 알고리즘을 공부하면 도움이 되는지 궁금합니다.	알고 있으면 손해볼 것은 없다고 생각합니다. 이 가정은, 디지털회로설계 에 꼭 필요한 내용과 경험을 갖추고 있다. 라는 가정하에 입니다. <공부 커리큘럼, 편법> 제가 이직의 보장,  Verilog HDL 책 1독 (지식) VERILOG HDL 디지털 설계와 합성의 길잡이 책에서 설명하는 내용을 이해하기. 경험이 없는 상태.. → 경험이 있는 상태 프로젝트를 꼭 하셔야 한다. https://www.hackster.io/search?i=projects&q=fpga
안녕하세요 맛비님! 맛비님 베릴로그 강좌 수강하기 전에 간단하게나마 독학하고 시작하려 하는데, 문법과 syntax를 독학하는데에 있어 추천해주실 만한 교제가 있나요?	VERILOG HDL 디지털 설계와 합성의 길잡이
이번에 검증엔지니어로 시스템반도체 분야에 첫 발걸음을 내딧게 됐습니다. 학부과정 동안에 경험했던 프로젝트들은 거의 FPGA를 활용한 verilog RTL설계 였는데 전혀 다른 분야인 검증엔지니어로 가게 돼서 걱정이 많이 됩니다 혹시 도움될 만한 내용들이 있을까요??	@유준형 저의 짧은 지식으로는 "System Verilog assertion", UVM, code coverage, functional coverage. 등등을 공부하시면 도움이 될것 같습니다.
안녕하세요! 학부 연구실 인턴으로 1년간 AI HW 설계 및 zynq ultrascale soc보드로 측정하고 있는데 s전자나 s하닉 외에 이 분야를 다루는 대기업이 또 있을까요?? 그리고 학사졸만으로 같은 분야를 업계에서 이어서 진행하는 게 가능한지 궁금합니다.	방산, FPGA. 테크윈, 탈레스, 넥스원 검사장비. 고영테크놀로지,  케바케. 알 수 없다. 같은 분야를 업계에서 이어서 할 확률 박사 (80%~) > 석사 (50%~) > 학사 (~20%)
​FPGA로 개발할 때 외부 시뮬레이터를 사용하기도 하나요? 예를 들어 xilinx xsim 대신에 VCS, Modelsim 다니고 있는 학교 IDEC 센터 담당 교수님을 컨택 했는데 긍정적이셔서 라이센스를 얻어 사용 할 수 있을것 같습니다.	네 사용합니다. HW Core sim. 특정 HW 모듈만 Simulation 하는 경우가 많다. Bottom up 설계, Sub module 을 각자 디자인 하고, → top merge. Sub module 할때 시뮬레이션, Vivado xsim Vivado xsim simulation run time. 속도가 느리다. weakness debugging
감사합니다!! 설계 경험은 베릴로그로는 하지 않고 HLS에서 system C로 했는데 베릴로그를 잘하지는 못해서 입사 후 직무 선택 시 불리할 수도 있을까요...? 앗 그리고 HLS도 대기업에서는 잘 안 쓴다는데 맞나요..?	저는 아직까지는 Verilog HDL 경험이 필요하다. HLS 를 아주 잘 사용하고 있지만. Verilog HDL 은 알아야 한다. HLS (C, C++, SystemC) → RTL (Verilog HDL, VHDL) Top. Verilog HDL. 4 년전에는 대기업에서는 잘 안 쓴다. 4~2 . S 전자, H, Na HLS 적용에 대해 긍정적. 최근에는 HLS 대기업에서 쓴다.  HLS 장점 시간. 돈. 이런거를 아낄 수 있다.
오늘 DS 경력 채용떠서 읽어봤는데 HLS관련 내용이 없어서,,,혹시 어디서 확인할 수 있나요??	from 헌터.
안녕하십니까 맛비님!! 해외 유튜브를 참조하면서 MNIST 데이터셋을 이용하는 NPU를 설계해보고 있는데 neuron 출력을 시그모이드나 relu 함수를 취하고 있는데 relu 함수는 양수 부분이 선형적이서 verilog로 구현하기 편한데 시그모이드는 어렵더라구요. 해외 유튜브에서는 ROM을 이용해서 시그모이드를 구현했는데 다른 방법 있을까요?? 파이썬을 사용해서 ROM에다 정보를 저장해서 출력하는 방법을 사용하던데 메모리를 너무 많이 차지하게 되가지구...
3-2학기인데 설계독학 강의 이번학기 끝나고 겨울에 듣는게 좋을까요? 아니면 학기와 병행하는게 좋을까요? 이번학기 ASIC 듣고 있긴 합니다
​맛비님 강의 듣고 대학원으로 진로를 확실하게 정할 수 있게 됐습니다! 감사합니다