210522 라방 QnA

QnA 입니다. 기습 라방에 참여해주셔서 감사합니다.

즐공입니다. :)

	Q	A
1	vhdl이 더 정확하게 설계할 수 있다	이 부분은 저도 잘 모르겠습니다. ㅠ
2	Vivado GUI 에서 IP 들 make external 하는게 있고 안하는게 있던데 어떤 차이인가요?	28:00 부터 시청 (영상 참고)
3	multiple outstanding	53:00 부터 시청 (영상 참고) Bus Performance 향상에 사용할 수 있는 concept.
4	xsa 파일을 형성	Vivado 에서 Zynq 가 아니더라도, FPGA Chip (Vertex, ultrascale...?) 영상을 참고하시면 됩니다.
5	xdc 파일	보드 의 Pin map 설정, master.xdc timing, clock, pnr (chipset 과 무관하게 공통, 예외로 chip 의 급에 따른 옵션차이가 있다.. 하지만 정말 많은 부분이 공통)
6	강의 내용과는 차이가 있지만 혹시 HLS에서 강제로 딜레이를 주는 방법이 있나요? (NOP 동작이 가능한지?) ​HLS를 영상처리나 핕터 설계가 아닌 마스터로 사용을 해볼려고 했거든요 (UART나 I2C제어)	1. static static int result_0; // 1 cycle delay. static int result_1; // 1 cycle delay. static int result_2; // 1 cycle delay. 2. function int foo(char x, char a, char b, char c) { #pragma HLS latency min=4 max=8 char y; // y = x*a+b+c; y = cal(); return y } int cal(x,a,b,c) { #pragma HLS latency min=4 max=8 return x*a+b+c; }
7	​둘다 가본 경험으론 Xilinx에 HLS 교육 자료로 공부하면 됩니다.	아마도 안가보지 않을까..? https://www.xilinx.com/support/university/vivado/vivado-workshops/Vivado-high-level-synthesis-flow-zynq.html
8	​안녕하세요. RTL 설계를 공부하고있는 전자과 3학년 학부생입니다.AXI4 와 AXI4-LITE를 포함하는 IP의 top 모듈의 Functional Verification을 어떻게 하면 좋을지 잘모르겠습니다. AXI-BFM을 이용하면 어떻게 될거 같긴한데…	SDK를 이용해서 ​elf를 만들어서 하시면됩니다. 생각보다 쓸만합니다
9	회로설계 커리어를 시작하는데 첫단추 방향을 어떻게 설정을 하면좋을까요? 1. 석사 진학 2. 대기업 3. 중견, 벤쳐기업 대기업은 학사로 회로설계직무 입사해도 다른 직무로 배정될 가능성도 많다고 현직자로부터 들었습니다ㅠ 대기업 아무일 vs 중견, 벤쳐기업 설계일 학점이 3.9라서 서포카 대학원은 힘들거같습니다 주륵	저도 주륵 ㅠ 학부졸업으로, 회로설계 커리어 할 수 있는 가능성  석사 진학 중견, 벤쳐기업. 대기업.. 은 희박하다.
10	​FPGA를 통한 하드웨어 가속의 딥러닝이 의미가 있을까요?	의미가? 있다. 취업? 의미가 있지 않을까..? 일의 연관성? FPGA ~~ 딥러닝
11	RTL 설계 석사 예비졸업생입니다. 취업을 하려할 때 설계쪽을 무조건 지원해야할지 경쟁률이나 추세를 보고 취업기회가 많은 곳을 지원해야할지 고민입니다. 서카포에 속한 연구실이 아니다 보니 설계쪽 취업할 때 경쟁이 힘들지 않을까하는 걱정이 듭니다. 현재 RTL 설계 시장 경쟁률이 어느정도인지 모르겠습니다.	취업 merit 대기업 포트폴리오 == 서카포  중견 벤쳐. 포트폴리오 서카포 경쟁률 HW 설계분야는 경쟁률이 높다? 가 아닙니다.  일할 사람이 없다. (HW 설계 엔지니어의 기준에 비추어 봤을때)