220626 라이브

반갑습니다! 오랜만에 뵙습니다 :)

 

1	​RNN이나 LSTM 등 다른 아키텍처도 궁긍해요. ​IEEE 논문에 올라온 내용을 보고 다른 아키텍처 구현은 어려울까요?	어렵긴 하지만 되지 않을까…?
2	Vivado FPGA implementation시, Timing Path중에 Intra timing path와 Inter timing path가 있던데 그 두개가 무엇인지, 어떤 차이가 있는지 알려주시면 감사하겠습니다.	intra timing path : 동일 Clock 내의 path inter timing path : 서로다른 Clock 에서의 path
3	​Zynq SoCs과 ACAPs의 차이점은 무엇인가요?	ACAPs 최신이라 Util, Perf
4	Zynq SoC 플랫폼에서도 Vitis AI를 사용할 수 있나요?	GitHub - Xilinx/Vitis-AI: Vitis AI is Xilinx’s development stack for AI inference on Xilinx hardware platforms, including both edge devices and Alveo cards. 사용가능하다. ONNX 된다. (해본적은 없어요)
5	FPGA도 우주 방사선으로 오류 발생하는 것도 고려하요? ​자동차 급발진이 우주 방사선이 원인일 수도 있다는데요? ​	해야겠죠..? (우주로 쏠꺼면)
6	하드웨어 신뢰성 보고서를 작성하시나요? RTL 설계자 (비메모리설계엔지니어)	Lint (설계한 Code 문법) /CDC Spyglass Code Coverage.
7	자일링스 Aurora Protocol을 공부하고싶습니다. 혹시 도움이 될만한 자료나 사이트가 있을까요..?	잘모르겠다.
8	​FPGA로 이용해 USB 통신을 할 수 있나요? USB 프로토콜 데이터시트 보는데 FSM	복잡합니다.
9	​ASIC회사와 미팅 하면서 ASIC하시는 분이 always 문 보다 wire와 게이트로 코드를 작성하는 방법을 선호한다고 하시는데 이런 코딩스타일에 대하여 어떻게 생각하시는지요?? 그냥 정답은 없는건가요?? 시대에 따른 형태가 있는것인가요? ​always 문을 쓰면 안된다는 게 옛날에 합성을 제대로 못해서 그런건가요?	Combinational Logic always@(*) 잘 알면, 잘 쓰면 좋다. Verilog 2001 Syntax wire - assign. human v. → synthesis → rtl.v always 문 잘 모르고 사용하면, 문제가 되어서 그렇다.
10	HLS처럼 Chisel이라는 언어를 이용하면 순식간에 RISC-V 멀티 코어 프로세서를 설계를 위한 HDL 코드를 생성시켜주는데 이 코드를 바로 vivado 보드에 적용시켜도 될까요?	반은 맞는데, 반은 위험하다. HDL 코드 → FPGA 올릴 수 있다. Timing. high Freq 사용하기 어렵다.
11	​xilinx MIG IP에 대해서 물어보고싶은게 있습니다.
12	​초보 fpga신입입니다. 선임분께서 코딩하기 전에 timing diagram을 그리고 코딩하라는데 timing diagram을 그려서 하라는 말씀이 확 와닿지 않습니다. 무슨 의도인지 알 수 있을까요?	선작업 Spec 이 정해졌다. 설계할 모듈의 In/out port list + 모듈의 동작 (timing diagram) 설계시작한다.
13	​맛비님 안녕하세요! 강의 잘 듣고있습니다. 올해 졸업하는 대학생인데 취업 목적으로 개인 프로젝트 같은거 해봐도 도움이 될까요? 결국 이력서에 쓸 수 있는 대회 등의 결과물이 없으면 큰 효과 없을까요? ​맛비님의 강의와 idec 강의 수강이 도움은 많이 되지만 증명할만한 결과물이 없어서 취업 시장에서 알아주지는 않을까 생각이 듭니다..	개인 프로젝트 (없는 것 보다는 훨씬 낫다.) Quality. Hackster.io - The community dedicated to learning hardware. 거의, HW 설계분야가 눈에 띄는 결과물이 없다. (이력서에 적을 수 있는사람..?)
14	​반도체 설계중 front end..rtl integration 부분으로 학습할수있는 추천 책또는 site있으실까유??	개인적으로, 국내 IDEC 강의를 찾아보기. rtl integration (SoC 설계) front end Synthesis → STA → 많은데… 해외 자료. 4학년때, 배우는데 석사 Soc 설계
15	​안녕하세요. 어제부터 인프런 수강시작한 학생입니다.강의관련 질문인데, Zybo Z7-20 은 521,400원인데, 7월 말 재입고 예정이고Zybo Z7-10 은 301,400원 입니다.Zybo Z7-20, Zybo Z7-10 중 뭘 사는게 나을까요?아니면 중고로 사는게 현명할까요?	와…………….. 7020 vs 7010. Resource Zybo Z7-10 구매.
16	​중국산 Zynq SoC 보드가 15만원대인데 이거 사용해도 되나요?	위험하다…
17	혹시 면접때 어떤 질문 하시는지 물어봐도 될까요??	이력서에 적혀있는 내용 위주. AMBA (AXI) CDC 처리
18	FPGA에서 PLL은 어떻게 구현하나요?	있는것 library (Xilinx IP, MMCM, BUFG Clock divider) 을 가져다 사용합니다.
19	​비바도 clock wizard ip에서 clock 종류로 PLL, MMCM이 있던데 이 두 개에 대해서 설명해주시면 감사하겠습니다.	PLL single in → PLL → single out MMCM single in → MMCM → Multiple out 구글링 해보시기.
20	안녕하세요 최근 학교 수업을 논리회로설계 수업을 수강하다가 흥미가 생겨서 맛비님 강의 까지 결재해서 수강 중에 있습니다 학부생 기준으로 졸업전에 하드웨어 설계 분야의 공모전이나 프로젝트 대회 같은 대외 활동들을 하고 싶은데 혹시 정보를 구할 수 있는 곳이나 아니면 말씀하셨듯이 개인 프로젝트에 집중해야하는 것인지 궁금합니다	제23회 대한민국 반도체설계대전
21	아마존에서 Vitis AI AMI 서비스를 제공하던데 앞으로 FPGA가 백엔드 서버 분야에서도 분야가 확장될 수 있을까요?	확장될 수 있다. aws, f1 instance. (FPGA 가 같이 있는 instance) $1.7 / hour
22	​sci논문을 쓴 박사와 프로젝트 경험이 많은 석사 중 어떤 학생을 더 좋게 보시나요??(직원으로 뽑으신다면)	대기업 sci논문을 쓴 박사 스타트업 (저만의 case) 설계경험이 많은 사람.
23	​AXI이 칩 사이 통신 프로토콜인가요?	AXI AMBA IP 간의 통신 Protocol.
24	​SoC rtl 설계 신입으로 들어와서 공부 해보고 있는데 말씀해주신것처럼 idec도 들어가서 검색해보고 찾아봤지만.. 외국 사이트도 idec같은게 있나 궁금했어요.. 반도체 설계를 배워보질않아서..	저도 모르겠다… ㅠㅠ
25	DMA를 이용하면 FPGA가 직접 메모리에 접근할 수 있나요?	보통 Externel Memory 에 사용합니다.
26	늦게 들어왔는데 다시보기 올라오나유?ㅠㅠ	강의 커리큘럼 내용만 컷팅해서 올리겠습니다.
27	​AXI Master 설계 재밌었는데.. 성능이 이론상 최대성능의 85%밖에 안나와 고민 많이 했었는데...	원래.. 그런건데.. Data bitwidth
28	서로 다른 클럭의 IP 간에도 AXI을 사용할 수 있나요?	CDC 를 통해서 사용합니다.