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[Verilog 마스터] LV0-04. 조건문
🔰 LEVEL 0 – 누구나 풀 수 있는 기초 문제부터LV0(레벨 제로) 문제는 디지털 회로 입문자도 풀 수 있도록 구성된 문제입니다.실제로 신입 면접에서 간단한 회로 구현 문제로 나오는 경우도 있으니, 꼭 복습해보시길 바랍니다.LEVEL0의 네 번째 문제는 Verilog에서 자주 사용되는 **조건문(if, case, 삼항연산자)**을 중심으로 구성되었습니다.특히 래치(Latch) 발생 조건까지 함께 다루기 때문에,Verilog 문법을 “그냥 쓰는 수준”에서 “의도적으로 설계하는 수준”으로 끌어올릴 수 있는 문제입니다.총 5문제로 구성되어 있으며, 10분 내 풀이 완료를 목표로 도전해보세요!🎥 [영상으로 함께 문제를 풀어보고 싶다면?] 🧠 오늘의 핵심 개념if-else, case, 삼항연산자 (?..
[Verilog 마스터] LV0-03. 벡터
🔰 LEVEL 0 – 누구나 풀 수 있는 기초 문제부터LV0(레벨 제로) 문제는 디지털 회로 입문자도 풀 수 있도록 구성된 문제입니다.실제로 신입 면접에서 간단한 회로 구현 문제로 나오는 경우도 있으니, 꼭 복습해보시길 바랍니다.Verilog를 처음 배우는 입문자라면 스칼라와 벡터의 차이부터 헷갈릴 수 있습니다.LEVEL0의 세 번째 문제는 그 헷갈림을 한 방에 정리해주는 실전 예제입니다.벡터에 대한 개념만 정확히 알고 있다면,총 4문제로 구성된 이 문제는 10분 안에 해결 가능합니다.🎥 [영상으로 실전 풀이를 보고 싶다면? 다음 영상을 클릭하세요] 🧠 오늘의 핵심 포인트스칼라(Scalar): 단일 비트 값 (0, 1)벡터(Vector): 다중 비트를 다루는 데이터 ([3:0], [7:0] 등..
[Verilog 마스터] LV0-02. 카르노맵
🔰 LEVEL 0 – 누구나 풀 수 있는 기초 문제부터LV0(레벨 제로) 문제는 디지털 회로 입문자도 풀 수 있도록 구성된 문제입니다.실제로 신입 면접에서 간단한 회로 구현 문제로 나오는 경우도 있으니, 꼭 복습해보시길 바랍니다.LEVEL0의 두 번째 문제는 Verilog 코드보다, 코딩 전 논리 간소화 과정이 핵심이죠.이번 문제는 진리표 Type 1, 2, 3에 대해 20분 내로 해결해보는 연습입니다.대학에서 디지털 논리 회로를 배웠다면, 분명히 익숙한 주제일 거예요.🎥 [영상으로 실전 풀이를 보고 싶다면? 여기를 클릭하세요] 🧠 오늘의 핵심:부울 대수의 법칙 복습카르노맵을 통해 논리식을 단순화논리곱(&), 논리합(|), 보수(~) 연산자 이해X (Don't care)의 처리 전략까지! ✔️ 정답..
[Verilog 마스터] LV0-01. 기본 논리 게이트
🔰 LEVEL 0 – 누구나 풀 수 있는 기초 문제부터LV0(레벨 제로) 문제는 디지털 회로 입문자도 풀 수 있도록 구성된 문제입니다.실제로 신입 면접에서 간단한 회로 구현 문제로 나오는 경우도 있으니, 꼭 복습해보시길 바랍니다.오늘 다룰 문제는 Chapter 1: 기본 게이트, 조건문, 진리표 예제입니다.🎥 [영상으로 함께 풀어보고 싶다면? 아래 링크를 클릭하세요] 🧠 오늘의 문제: 7가지 논리 게이트를 Verilog로 구현하라이미지 썸네일 삭제[L0-P01] Basic Logic Gates - Introduction to Examples, About Gates, Problem Solving> ## Q (10 minutes) Using two input signals, create the outp..
[Verilog 마스터] LV0-00. 인사 및 환경 설정. 실전 코딩 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약 - 취업과 이직 기술면접 완벽 가이드
매주 목요일 밤 8시!당신의 설계 실력을 점검 받을 시간입니다. 💡 반도체 회로설계에서 가장 중요한 언어, Verilog.왜 모든 설계 엔지니어들이 Verilog를 공부해야 할까요?✅ 국내외 회로설계 면접에서 실제 출제된 문제들✅ 직접 풀면서 Verilog 실력 자가 진단✅ ETA 님의 생생한 현업 설계 노하우까지!Verilog 코딩 테스트는 이제 선택이 아닌 필수입니다.지방대 출신으로 시작하여 외국계 반도체 기업에 입사한 ETA 님의 실전 팁, 놓치지 마세요.에타 (ETA) 강사 이력 Step By Step 4년제 지방대 학사,팹리스 중소기업(4년),반도체 설계자산(IP) 전문 중소기업(3년),대기업 반도체 선행연구(1년),팹리스 top 5 외국계 기업(2년) 실력이 곧 자유입니다.여러분을 끝까지 ..
240308 라이브 방송 QnA
Q A 이쪽 분야도 풀스텍이 가능한가요 아 경험이 가능한가 에 대한 질문이였습니다 다 한다는건 아닙니다. (반도체 업계의) 풀스텍 스펙정의 설계 PI PD 혼자 할 수 있는 일은 아닌데, 한 명의 천재 (풀스택 전문가) 가 다수를 먹여살릴 수 있는 분야. 가능해요. 아날로그 에서 디지털로 갈수있나요 갈 수 있다. 다만, 아날로그 경력이 너무 높으면, 디지털로 굳이..? 안녕하세요 요즘 경기상황이 어떤가요?? 올해 신입채용이 쫌 있을까요? 어느 뉴스 기사에 삼성 공채 1만명 뜬다고 하더라구요 디지털회로 파운드리쪽은 경력직 많이 뽑더라구요 신입 잘 모르겠는데.. 항상 이야기 하지만, 국내의 (제대로 된) 설계 인력은 부족하다. 개인적으로 반도체 분야 취업은 항상 좋아요. (신입 or 경력) → (제대로 된)..
240128 라이브 방송 QnA
Q A 올해 3학년 되는데 회설갈지 반도체공정 갈지 고민입니다 ㅠㅠ 사실 회설 가고픈데 담당 교수님이 1분이라서요.. 컴구조설계와 Soc설계까지 과목을 하시는 분이 1명인데, 학부연구실도 가기 힘들고, 대학원은 운영 안하셔서 거기 속해있는 학부연구생들을 이기기 힘들거 같고, 차라리 전공공부해서 학점 잘 챙기고 gsat잘봐서 삼성공정라인으로 갈지 고민이네요.. 회설이 쫌 메인?부서 같은 이미지가 있어서 가고픈데, 이도저도 아니면 학점 잘챙겨서 공정 갈지 고민입니다 ㅠ 현재 대학도 서울에서 유명한 대학인데 회설 인프라가 약하네요... 올해 23살인데 재수해서 sky라인 공대 노려볼까 하는데, 그러면 30살에 가까이에 학사졸업일텐데, 너무 늦은거 같네요.. 재수도 한방에 된다는 보장도 없고, 학벌도 높일겸 ..
[Verilog HDL/FPGA 외전1 - 시계만들기] 예고편
설계독학만의 노하우가 담겨있는 강의로 잠깐? 찾아왔습니다. Verilog HDL 시계만들기 강의를 추가하였고요. 같이 공부해보아요. https://inf.run/Ma3a 안녕하세요. 설계독학의 맛비입니다. 외전으로 맛비 watch를 만들어보는 시간을 준비했습니다. 흔히 Verilog HDL 과제로 시계만들기를 많이 하시더라고요. 이 시계만들기는, 개인적으로 굉장히 좋은 과제다 라고 생각합니다. 이 과제를 수행하려면, Clock, Sequential/Combinational logic 의 이해, counter 설계, Testbench 검증환경, 거기다가 FPGA 에 올려보는 과정까지, 정말 여러분들이 현업에서 꼭 필요한 모든 경험을 해보실 수 있어요. 다만 이제는 학생분들이 더 똑똑해 지셔서, 시계만들기 ..