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220925 라이브
Q A FPGA board로 SSD 내 memory 소자를 전압단위로 컨트롤 할 수 있을까요? 가능하다면 FPGA로 process-in-memory를 구현할 수 있을까요? 요점은 이를 이용해 deep learning의 weight을 bit 단위로 non-volatile하게 저장할 수 있을거라고 생각해서요 (가능함.) 보류. external -> 중간 그림은 문서 하단 참고 기존 방법 (ex, SATA) 대비 어떤 면에서 효율적인가? PPA (Performance, Power, Area) 제가 PIM을 하는게 아니라 잘 모르지만 아날로그로 데이터도 저장하고 연산도 하는걸로 알고있습니다. 디지털 기반의 연산장치가 아니라요 요즘에 riscv에 관심 생겨서 공부할려합니다. 책 사서 4비트 riscv cpu..
HW 엔지니어가 알아두면 좋을 소소한 알쓸신잡
안녕하세요. 설계독학맛비입니다. 최근에 이것저것? 인터넷을 끄적이다가, Hardware Engineer 가 알아두면 좋은 내용들이 있어서 소개해 드립니다. 첫번째 이야기!! 이중 for 문에서 memory index 접근 방법에 따른 Performance 차이. (시간복잡도) 블라인드 앱에서 본 글인데요. 여러분들 맞출 수 있나요? (저도 어버버 할듯... ㅎㅎ) Q. 원문============= 인터뷰 보는데.. 시건복잡도 문제를 수기로 작성해주고 어떤게 더 빠른지 말해달라고 했었는데… 1. 이중 for문 (i -> j 순서) > sum += arr[i][j] 2. 이중 for문 (j -> i 순서) > sum += arr[i][j] 어떤게 더 빠른지 말하라고 했는데.. 혼이 씌었는지 1번이 더 빠르다..
[Verilog HDL Q/A. 027] DDR, FIXED I/O 질문드립니다.
안녕하세요 맛비님!! 1. 다음 사진처럼, DDR, FIXED I/O, LED가 칩 외부의 보드 핀과 연결되는 것으로 알고 있는데, LED는 출력부분이니까 이해했습니다. 그런데 DDR은 Double Data Rate로, 클럭의 양쪽 엣지를 동기화하여 입력값을 받는다고 알고 있는데 쓰이는 이유가 궁금합니다. 그리고 FIXED I/O는 인터넷에서 찾아보니, Standard I/O 와 연관이 되어있고, Standard I/O 는 LVDS, LVCMOS 등등의 표준 규격으로 알고 있지만, FIXED I/O의 정확한 개념을 잘 모르겠습니다. (고정된 input output인가요?) 2. Vitis를 사용하지 않고, Vivado에서 바로 open hardware 후 program device를 하지 않는 이유가 궁..
[설계독학] [VerilogHDL, HLS, FPGA를 이용한 AMBA System 1장] 강의계획서 및 소개
안녕하세요. 설계독학맛비입니다. 최근 토요일 오전마다 오프라인 강의를 진행하고 있습니다. 강의 내용의 녹화본을 몇몇 내용을 제하고 영상으로 제작하고 있어요. 해당 강의내용을 바탕으로 Verilog HDL Season2 제작의 Base로 삼을 예정입니다. 해당 내용으로 첫 오프라인 강의라 익숙치 않네요. 제가 말이 꼬이거나 할 순 있는데, 전달하고자 하는 내용은 나름 잘? 담았내려고 노력하고 있습니다. (이해를 부탁... ㅠ.ㅠ) 최종적으로 만들고자 하는 System 은 다음과 같아요. AMBM Bus 중 AXI4 를 이용한 System 을 구축해볼 생각입니다. 해당 System 을 기반으로 정말 다양한 IP 를 설계하고 검증하고 FPGA 에서 동작시켜보는 Full IP 설계를 경험하실 수 있을꺼에요...
220626 라이브
반갑습니다! 오랜만에 뵙습니다 :) 1 RNN이나 LSTM 등 다른 아키텍처도 궁긍해요. IEEE 논문에 올라온 내용을 보고 다른 아키텍처 구현은 어려울까요? 어렵긴 하지만 되지 않을까…? 2 Vivado FPGA implementation시, Timing Path중에 Intra timing path와 Inter timing path가 있던데 그 두개가 무엇인지, 어떤 차이가 있는지 알려주시면 감사하겠습니다. intra timing path : 동일 Clock 내의 path inter timing path : 서로다른 Clock 에서의 path 3 Zynq SoCs과 ACAPs의 차이점은 무엇인가요? ACAPs 최신이라 Util, Perf 4 Zynq SoC 플랫폼에서도 Vitis AI를 사용할 수..
[설계독학] AI HW 강의를 Open 했습니다!!
안녕하세요. 설계독학맛비입니다. 오랜만의 공지글로 인사드립니다 :) 금일 (22/06/16) 에 맛비유니버스 세번째 강의인 "AI HW" 강의가 Open 되었습니다. (만드는데 정말 오래걸렸..... 컥;;;) 한달간 30% 할인을 진행중이니, 함께하실 분들은 같이 하셨으면 좋겠습니다. 인프런에서 "AI HW" 검색하시면 됩니다. 이후로는 쉬어가기의 일환으로 강의가 아닌 여러분들에게 도움이 될만한 내용들로 영상을 만들어서 업로드할 예정입니다. 다시 만나뵙게되어서 반갑습니다~ 같이 즐공해보아요 :) https://www.inflearn.com/course/실전-하드웨어-설계?inst=818f0eee 설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPG..
[Verilog HDL Q/A. 026] DTU와 testbench에 대해 제가 제대로 이해한건지 궁금하여 여쭤봅니다
Q 여기서 제가 뭔가 부족하게 이해하고 넘어간것같아서 여쭤봅니다만. DTU는 플립플롭 등의 설계모듈 testbench는 입력 및 결과측정용으로 이해하면 될까요? 예를들어 이렇게 있을 때 가운데 칩이 DTU라 하고 그 외의 선들과 연결되어있는것들(클록펄스 입력기, 데이터입력기(본 강의에선 클록펄스를 그대로 입력했네요), 출력된 데이터 인식기) 등 testbench로 이해하면 적절한가 싶어 여쭤봅니다. A 안녕하세요 :) Testbench 의 적절한 예시인 것 같습니다. HW 가 실제 Chip 혹은 FPGA 가 올라간다라고 가정하면, (HW == DUT) Testbench 는 실제 존재하는 HW 가 아닙니다. Testbench HW 검증을 위한 SW 입니다. Testbench = 빵판에 구성된 회로 (DUT..
[FPGA Q/A. 025] timing violation
Q 안녕하세요, 강의 잘 보고 있습니다. synthesis 끝난 후에 타이밍 데이터들이 report 되는데, 맛비님께서 타이밍 이슈가 없다고 말씀하셨습니다. 그 이유가 TNS, THS가 0이기 때문인건가요? 만약 맞다면 1n만큼의 TNS가 생기면 timing violation이 생겼다고 보면 될까요? 감사합니다. A 안녕하세요 :) Timing violation 은 Targeting 하는 frequency 를 met 하지 못하면 발생하게 됩니다. 예를들어 Target frequncy 를 100MHz 로 하고, 이는 10ns 입니다. FPGA 에 동작을 위해서는 Register to Register 사이의 Setup 과 hold time 이 10ns 안에 들어와야합니다. (setup, hold time 은..