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[Verilog HDL Q/A. 004] 비메모리 설계시, 리눅스 환경을 사용하는 이유
Q. 윈도우 환경이 아닌 리눅스를 사용하는 이유는 오로지 개발 속도? 때문인가요.? ( 학부 프로젝트 경험 상, 윈도우에서 개발하는 것도 충분하다 느껴졌고 더군다나 설치과정에서도 GUI 상에서 설치하면 간단한반면에,리눅스에서 커맨드 라인으로 하는 이유가 궁금하네요.. ) A. 회사마다 개발환경은 다르겠으나, 최소한 제가 다녔던 모든 회사는 Linux 에서 개발을 하였습니다. 이유는 크게 두가지로 생각하는데요. 1. Tool 최적화관점. 대부분의 Major 설계 Tool (Synopsis, Cadence, mentor) 들을 보면, ASIC Flow 를 진행하기 위해서 사용합니다. 이 때 사용하는 Tool 들이 Linux 기반에 최적화가 되어있습니다. 현업가시면 자연스럽게 Linux 환경을 사용하실 겁니다..
[Verilog HDL Q/A. 003] 시뮬레이션에서 클럭 rising edge 순간 판단 대상이 되는 신호도 함께 천이 됩니다. 이런 경우 논리 상태에 대해 궁금합니다.
Q1 시뮬레이션 결과를 보시면 클럭 rising edge 순간에 판단 대상이 되는 신호도 함께 천이 됩니다. 이런 경우 시뮬레이션 결과처럼 실제 fpga 구현 되었을 때 문제가 없을까요? A1 안녕하세요 :) Functional Simulation 에는 Timing 정보가 들어있지 않아서, edge 동기화 되서 waveform 이 보여집니다. 강의에서는 Post Simulation 을 보여드린 적은 없지만, 구글링 하시면 이해가 되실꺼에요. ("Netlist 추출 + Timing 정보" 와 함께하는 Simulation) 시뮬레이션 결과를 보시면 클럭 rising edge 순간에 판단 대상이 되는 신호도 함께 천이 됩니다. 이런 경우 시뮬레이션 결과처럼 실제 fpga 구현 되었을 때 문제가 없을까요? 우선..
[Verilog HDL Q/A. 002] $readmemh 의 사용방법과 사용처
readmemh 문법에 대해 알아보도록 하겠습니다. 다음 링크를 적극 참고하여 작성하였습니다. https://projectf.io/posts/initialize-memory-in-verilog/ http://www.testbench.in/TB_03_FILE_IO_TB.html Verilog에서의 메모리 초기화 시뮬레이션이나 펌웨어는 memory array, RAM 또는 ROM에 데이터를 로드해야 하는 것이 일반적입니다. 다행히 Verilog는 바로 이 목적을 위해 $readmemh 및 $readmemb 기능을 제공합니다. Verilog Syntax Verilog를 사용하면 16진수 또는 2진수 값으로 텍스트 파일에서 메모리를 초기화할 수 있습니다. $readmemh("hex_memory_file.mem"..
[Verilog HDL Q/A. 001] testbench 의 input, output, reg, wire ??
Q testbench에 대한 질문있습니다. 안녕하세요 선생님 여기 테스트 벤치에서 인풋? 아웃풋? 이라고 해야하나요? 기존의 모듈은 input/ output으로 선언하지만 테스트벤치에서는 왜 reg/ wire로 선언하는지 궁금합니다. 감사합니다.. A 안녕하세요. 굉장히 좋은 질문이구요. 아는 범위내에서 답변드릴께요 :) 먼저 Testbench 의 그림을 봐주세요. tb_combi_test 는 in/out port 가 없죠? Test 하고자 하는 DUT 는 in / out port 가 있구요. Test 를 위한 DUT 의 in / out port 연결을 위해서 testbench 내에 reg, wire 가 쓰여요. - DUT 의 input 은 TB 의 reg 와 연결 (input 값을 TB 에서 제어하기 ..
FPGA 처음 하신다구요? Xilinx FPGA Tutorial 문서를 소개합니다.
안녕하세요. 맛비입니다. FPGA 를 제대로 하고 싶다! 하시면 맛비의 FPGA 강의를 추천 드립니다! (광고 살짝 삽입) 가볍게 해보시고 싶다면 FPGA Tutorial 문서를 추천 드립니다. https://www.xilinx.com/support/documentation/sw_manuals/xilinx2020_2/ug888-vivado-design-flows-overview-tutorial.pdf 처음부터 끝까지의 내용이 짧지만 핵심만 담겨있어요. FPGA 개발 Flow를 이해하고, 워밍업 하기에는 좋은 문서라고 생각합니다. FPGA 를 통해서 여러분들이 갖고 있는 (계산량이 너무 많아서 실시간이 안나오는) 문제들을 해결할 수 있어요! 그리고 market 또한 증가하고 있으니까, 미래 커리어로 삼기..
210903 라이브
Q A 저는 지금 26살 이며, 하드웨어회로랑 기구설계를 하고있습니다. 시스템반도체 쪽으로 예전부터 공부 및 자리 잡고 싶었다. 막상 이직하려니 그쪽 경험 및 지식이 부족해서 방향을 시스템반도체쪽으로 전향하고 싶은대 조언 좀 부탁드려도될까요? 시스템 반도체 분야에서 필요한 지식, 경험 디지털 회로 설계 → ASIC, FPGA 수행 시 필요한 것들. HW 지식 (학교에서 배우는 지식이 굉장히 쓸모 있습니다.) 디지털설계회로, + 실습 SoC 설계 컴퓨터 구조. Verilog HDL or VHDL 어떤 모듈이 있을 때, 설계가 가능한 수준. 제가 이직의 보장, Verilog HDL 책 1독 (지식) VERILOG HDL 디지털 설계와 합성의 길잡이 책에서 설명하는 내용을 이해하기. 경험이 없는 상태.. → ..
Xilinx Vivado bram 쉽게 !!! 생성 하기.
지금은 아주 쉽게, Xilinx 의 BRAM 을 생성 및 Test 할 수 있어요! 쉽게! 라는 취지 이기 때문에 바로 본문 들어가겠습니다. 아주 간단하게 Test 해봤습니다. 1. 프로젝트를 하나 만듭니다. 2. 그 상태에서 위의 돋보기에 "Language Templates" 이라고 검색해서 눌러주세요 3. Veriog -> Synthesis Constructs -> Example Modules -> RAM -> BlockRAM -> 원하시는 메모리 코드 선택 4. template code 메모리를 .v 코드로 복 붙 했습니다. 5. synthesis 눌렀습니다. 6. 결과 확인 BRAM 0.5 로 resource 잡히신거 보이시나요? 잘돼요 ㅎ 참고로 implementation 을 통한 bitstrea..
210822 라이브 방송
오늘의 주제 QA Q A 1 다름이 아니라 제가 디지털 회로 설계 쪽으로 진로를 정했는데, 한국에 디지털 설계 관련 해서 스타트업밀고 큰회사가 있는지를 잘 모르겠어서 질문을 드리고 싶습니다 ㅠ 얼마전에 진로상담을 했었는데 한국기업은 많이 없다고 들었어서요 ㅠ 맛비님은 상황을 잘 아시다보니 이렇게 메일로 도움을 받고싶어 연락을 드립니다 ㅠ 디지털 설계 대기업.. 엄청 많은데. 대기업 삼성전자 LG 전자 LG 디스플레이 삼성 디스플레이 방산, 테크윈 현대 오트론! 외국계 (설계 , 지원 FAE, 돈은...) 시놉시스 케이던스 멘토 (지멘스) 중견기업 텔레칩스 (Top) 칩스앤미디어 실리콘웍스 고영테크놀로지 넥스트칩 (ncn) 어보브 반도체 제주반도체 리버트론 교육, 용역 메이플전자 라닉스 에이디테크놀로지 동..